自動光 BGA リワーク ステーション

自動光 BGA リワーク ステーション

1.オートオプティカルBGAリワークステーションの応用

コンピュータ、スマートフォン、ラップトップ、MacBook ロジック ボード、デジタル カメラ、エアコン、テレビ、その他の電子機器のマザーボード

医療産業、通信産業、自動車産業などの機器。

BGA、PGA、POP、BQFP、QFN、SOT223、PLCC、TQFP、TDFN、TSOP、PBGA、CPGA、LEDチップなど、さまざまな種類のチップに適しています。

2.オートオプティカルBGAリワークステーションの製品特長

●チップレベルのリペア成功率が高い。 はんだ除去、実装、およびはんだ付けプロセスは自動です。

• 光学アライメント CCD カメラにより、すべてのはんだ接合部の正確な位置合わせが保証されます。

●独立した3つの加熱エリアで​​正確な温度制御が可能です。 マシンは設定して保存できます

100 万の温度プロファイル。

• はんだ除去が完了した後、マウンティング ヘッドに内蔵されたバキュームが BGA チップを自動的にピックアップします。

3.オートオプティカルBGAリワークステーションの仕様

4.オートオプティカルBGAリワークステーションの詳細

1. CCDカメラ（精密光学アライメントシステム）; 2. HD デジタル表示; 3. マイクロメータ (チップの角度を調整) ;

4.3 独立したヒーター (熱風 & 赤外線); 5.レーザー位置決め; 6. HD タッチ スクリーン インターフェイス、PLC 制御;

7.Led ヘッドランプ; 8.ジョイスティックコントロール。

5.オートオプティカル BGA リワークステーションを選ぶ理由

6.自動光BGAリワークステーションの証明書

7.オートオプティカルBGAリワークステーションの梱包と出荷

8.よくある質問

チップをテストするには？

初期システムレベルのチップテスト

SoC はディープ サブミクロン プロセスに基づいているため、新しい SoC デバイスをテストするには、まったく新しいアプローチが必要です。 それぞれの機能成分なので

には独自のテスト要件があるため、設計エンジニアは設計プロセスの早い段階でテスト計画を作成する必要があります。

SoC デバイスのブロックごとのテスト計画を実装する必要があります。ロジック テスト用に適切に構成された ATPG ツール。 短いテスト時間; 新しい高速

障害モデルと複数のメモリまたは小さなアレイのテスト。 生産ラインの場合、診断方法は故障を見つけるだけでなく、

動作中のノードから障害のあるノード。 さらに、テスト時間を節約するために、可能な限りテストの多重化手法を使用する必要があります。 高度な分野で

統合された IC テスト、ATPG および IDDQ のテスト可能な設計技術には、強力な障害分離メカニズムがあります。

事前に計画する必要があるその他の実際のパラメーターには、スキャンする必要があるピンの数と、各ピンの端でのメモリの量が含まれます。

バウンダリ スキャンは SoC に組み込むことができますが、ボードまたはマルチチップ モジュールの相互接続テストに限定されません。

チップのサイズは縮小していますが、1 つのチップには数百万から 1 億個のトランジスタを搭載することができ、テスト モードの数はかつてないほど増加しています。

その結果、テスト サイクルが長くなります。 この問題はテストできます。 解決するモード圧縮、圧縮率は 20% から 60% に達することができます。 今日の大規模な

容量の問題を回避するために、64- ビットのオペレーティング システムで実行できるテスト ソフトウェアを見つける必要があります。

さらに、テスト ソフトウェアは、ディープ サブミクロン プロセスと頻度の増加によって引き起こされる新しいテストの問題に直面しています。 以前は、ATPG テスト モード

静的ブロッキング障害のテストは適用できなくなりました。 従来のツールに機能パターンを追加すると、新しい障害を見つけることが困難になりました。 より良いアプローチは、

過去の機能モード グループを分類して検出できない障害を特定し、ATPG モードを作成してこれらの欠落した障害タイプをキャプチャします。

設計容量が増加し、トランジスタあたりのテスト時間が減少するにつれて、速度関連の問題を見つけて回路のタイミングを検証するために、同期テスト方法

雇用しなければなりません。 同期テストには、過渡モデル、パス遅延、IDDQ など、複数の障害モデルを組み込む必要があります。

業界の一部の企業は、ブロッキング、機能、および一時的/パス遅延障害を組み合わせることが最も効果的なテスト戦略である可能性があると考えています。 ディープ用

サブミクロンのチップと高周波動作、トランジェントおよびパス遅延のテストはさらに重要です。

テストコアを同期する際のATE精度の問題を解決し、コストを削減するには、インターフェースを簡素化する新しい方法を見つける必要があります

テスト デバイス (過渡およびパス遅延テストでは、テスト デバイス インターフェイスで正確なクロックが必要です)、テスト中に信号が十分に正確であることを保証します。

SoCメモリブロックは製造不良の可能性が高いため、メモリBISTには診断機能が必要です。 問題が見つかったら、

欠陥のあるアドレス ユニットはスペア アドレス ユニットの冗長メモリにマッピングでき、検出された欠陥アドレスは破棄されます。 廃棄を避ける

高価なチップ全体。

小さな組み込みメモリ ブロックをテストすると、ゲートや制御ロジックを追加する必要がなくなります。 たとえば、ベクトル変換テスト手法は変換できます

機能モードを一連のスキャン モードに変換します。

BIST 方式とは異なり、バイパス メモリ ブロックの機能入力には追加のロジックは必要ありません。 追加のテスト ロジックが不要なため、SoC

開発エンジニアは、過去に作成したテスト パターンを再利用できます。

高度なATPGツールは、マクロを並行してテストするだけでなく、競合があるかどうかを判断し、並行してテストできるマクロとどのマクロを詳細に説明します

マクロは並行してテストできません。 さらに、これらのマクロは、マクロ クロックがスキャン クロックと同じ場合 (同期メモリなど) でも効果的にテストできます。

現在、高密度の両面基板には十分なテストポイントがなく、複雑なチップごとにバウンダリスキャン回路を搭載する必要があります。 それなし

バウンダリ スキャン、ボード レベルの製造上の欠陥の検索は非常に難しく、見つけることさえできません。 バウンダリ スキャンを使用すると、ボード レベルのテストが非常に簡単になります。

チップ内のロジック回路から独立しています。 バウンダリ スキャンは、製造のどの段階でも ATPG モードをチップのスキャン チェーンに設定することもできます。